Cortex A53 L1 L2 缓存信息

Question

查看 Cortex A53，我想弄清楚到底是什么：

1. 8-64k I-缓存w/parity

   • 8-64k是什么意思？是64kByte大小的8路组相联缓存吗？或者只是说大小在 8~64kByte
   范围内
   • 什么是 "w/parity"？

2. 8-64k D 缓存 w/ECC

   • 什么是 "w/ECC"？

3. L1 和 L2 缓存的关联性（直接映射、2 向、4 向...等）和大小对于 Cortex A53 是固定的，或者完全取决于开发人员在设计微控制器时进行调整？

Answer 1

根据 this 规范，这是特定于实现的，可以支持 8 到 64k 之间的大小。这不是集合关联性，因为 I-cache 只有 2。

奇偶校验意味着您添加了用于错误检测的奇偶校验位。 ECC 代表更高级的纠错码（更多位覆盖线路的不同子集），可用于纠错和检测。