在 VHDL 中分配给端口的已初始化 port/signal 的优先级

Question

我对 VHDL 中的初始化有疑问。如果我有一个初始化为特定值的实体输出端口，但分配给初始化为不同值的信号，输出将采用什么初始值。我的意思是像下面这样的情况：

entity TEST_ENTITY is
    Port (port0    : out    STD_LOGIC    := '0');
end TEST_ENTITY;

architecture Behavioral of TEST_ENTITY is
    signal signal0    : STD_LOGIC    := '1';

begin

    port0    <= signal0;
end Behavioral;

我假设信号的初始化值优先。这是正确的吗？

Answer 1

这里没有优先级。信号分配至少需要一个增量周期才能通过。所以在时间 0，port0 将是 '0' 而 signal0 将是 '1'。 Port0 将在经过 1 个增量循环后变为 '1'。

在 VHDL 中分配给端口的已初始化 port/signal 的优先级

Precedence of initialized port/signal assigned to port in VHDL

initialization

vhdl