vhdl
-
在 VHDL 中连接位向量和十六进制
-
VHDL中wait、无限循环、while循环、for循环语句的综合
-
VHDL 到 Verilog
-
值部分传播到中间信号
-
在 VHDL 中使用信号作为输入或输出
-
将地图移植到多个实体的最佳方式
-
如何在系统级别使用 VUnit
-
在vhdl中处理对同一个信号的多个写操作
-
为什么输出信号 post-synthesis 不能正常工作？
-
vhdl 中是否有检查端口是否已连接或打开的功能？
-
VHDL 代码中的额外变量赋值使其无法工作并出现错误 "can't infer register" 和 "couldn't implement registers"
-
使用 WHEN ELSE 的 VHDL 错误
-
VHDL 不区分大小写
-
VHDL 组件多路复用器在 modelsim 中没有 return 值
-
是否可以在测试台中定义循环函数
-
VHDL 中的变量使用
-
VHDL 检查字符串是否为空
-
当类型可以被约束时，子类型有什么意义？
-
VHDL 中的数据类型
-
vhdl 中的时钟分频器，从 100MHz 到 1Hz 代码