在 VHDL 中声明具有可变大小的 std_logic_vector
declaration of an std_logic_vector having a variable size in VHDL
在使用 vhdl 语言的结构 描述中，我想对具有可变大小的 std_logic_vector 进行标定。此大小由 same 结构中的另一个组件决定。我该如何进行。
创建一个 package 并将 constant 分配给所需的长度，并在 component 和 [=14] 上声明端口长度时使用此 constant =] 在结构代码中。这样长度会自动匹配。
我会使用 generic。通用参数在实体声明之外指定。它们也得到模拟器和合成器的良好支持。
在使用 vhdl 语言的结构 描述中，我想对具有可变大小的 std_logic_vector 进行标定。此大小由 same 结构中的另一个组件决定。我该如何进行。
创建一个 package 并将 constant 分配给所需的长度，并在 component 和 [=14] 上声明端口长度时使用此 constant =] 在结构代码中。这样长度会自动匹配。
我会使用 generic。通用参数在实体声明之外指定。它们也得到模拟器和合成器的良好支持。