如何在 VHDL 中映射端口？

Question

我想在 VHDL 中构建一个全加器并从其中一个引脚读取结果。

entity main is
port (foo: out std_logic);
end entity main;

根据此代码，我如何将 foo 映射到我的 FPGA 上的真实引脚？

以下是我使用的 FPGA 的详细信息：

制造商：赛灵思
家族：斯巴达 3e
设备：XC3S500E
包装：FT256

Answer 1

在 Xilinx ISE 中，将您的文件添加到项目中；它应该自动设置为顶级实体。在 'Processes' 面板（通常靠近左下角）中，展开 'User Constraints' 并双击 'I/O Pin Planning (PlanAhead) - Pre-Synthesis'。这将打开 PlanAhead 管脚规划工具。使用它，您可以轻松地将您的端口拖到设备的引脚上。保存在这个程序中应该创建一个 'constraints' (.ucf) 文件。您也可以手动编辑此文件。 ISE 将在编译您的 FPGA 时使用此约束文件。

如何在 VHDL 中映射端口？

How to map a port in VHDL?

vhdl