VHDL 类型转换 - 找到 4 个可能的定义

Question

我正在尝试将两个 std_logic 位转换为整数，如下所示

LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE IEEE.numeric_std.ALL;

ENTITY TEST IS
    PORT (sw1, sw0  :   IN      std_logic;
          x         :   OUT     integer RANGE 3 DOWNTO 0);
END ENTITY TEST;

ARCHITECTURE dflow OF TEST IS
    SIGNAL mes_sel : integer RANGE 3 DOWNTO 0;
BEGIN
    mes_sel <= to_integer(unsigned(std_logic_vector(SW1 & SW0)));
    x <= mes_sel;
END ARCHITECTURE dflow;

但编译器不喜欢 mes_sel 赋值。我收到以下编译器错误消息：

Error (10327): VHDL error at Q4.vhd(92): can't determine definition of operator ""&"" -- found 4 possible definitions

我可以不把std_logic的2位连接成一个向量然后转换吗？或者是别的什么？问候 D

Answer 1

报错信息大概告诉你出了什么问题，不是赋值的问题。

GHDL 给出了更好的诊断：

ghdl -a test.vhd
test.vhd:13:57: can't resolve overload for operator "&"
test.vhd:13:57: possible interpretations are:
../../src/ieee/numeric_std.v93:66:18: array type "signed"
../../src/ieee/numeric_std.v93:65:20: array type "unsigned"
../../src/ieee/std_logic_1164.v93:69:30: array type "std_logic_vector"
../../src/ieee/std_logic_1164.v93:54:31: array type "std_ulogic_vector"
ghdl: compilation error

VHDL 允许重载运算符，可以通过参数的类型（在本例中为 std_logic）和它们的 return 类型（在本例中……嗯……什么？ )

显然有 4 种类型声明了 std_logic_vector() 类型转换函数，以及带有两个 std_logic 参数的 & 运算符；和 ghdl（与您使用的任何工具不同）有助于列出它们。

在这种情况下，VHDL（与其他一些语言不同）坚持让您选择一个，而不是武断地为您做出隐藏的（可能是错误的）选择。

您可以使用类型标记来做到这一点。正如您实际想要的 unsigned，显而易见的选择是 unsigned'()（注意“'”符号，也用于属性）。

mes_sel <= to_integer(unsigned'(SW1 & SW0));

请注意，如果 VHDL 允许任何更简单的东西，比如 to_integer(SW1 & SW0)，那将是非常危险的，因为没有什么可以区分有符号和无符号的转换，使转换至少不明显，而且很可能是错误的。

VHDL 类型转换 - 找到 4 个可能的定义

VHDL type conversion - found 4 possible definitions

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