超频8085微处理器会减少时钟周期数吗
Will overclocking 8085 Microprocessor reduce the number of clock cycles
我正在研究 8085 微处理器，发现它在 3 Mhz 上工作，例如需要 4 个时钟周期来获取操作码，3 个时钟周期来 IO/M 读取或写入。
那么现在，如果我以某种方式将 8085 超频到 10 Mhz，那么时钟周期数会减少吗？
或者周期数将保持不变但 3 或 4 个完整周期的有效时间会减少？
超频减少了一个周期的长度。指令仍然需要相同的周期数。
时钟周期是一个心跳，用于同步整个电路的动作。不同的部分同时行动，根据时钟在适当的时刻传递数据。例如，虚构体系结构的四周期指令可能执行为：
- 在发出内存读取周期时用寄存器的值加载累加器；
- 将取值的低四位加到累加器；
- 将取出的值的高四位加到累加器；
- 将值从累加器移回寄存器。
你不能在不改变架构的情况下从中削减一个周期——简单地提供一个更快的时钟不能使 ALU 突然以 8 位数量工作，即使它做到了，它的寄存器final value goes 不会期望在第四个周期之前收到一个值。
简单地改变时钟速率不会改变电路的布局或重写逻辑，因此它不能改变不同部分做事所需的周期数或他们期望其他部分做事的相对时间事情办好了
我正在研究 8085 微处理器，发现它在 3 Mhz 上工作，例如需要 4 个时钟周期来获取操作码，3 个时钟周期来 IO/M 读取或写入。
那么现在，如果我以某种方式将 8085 超频到 10 Mhz，那么时钟周期数会减少吗？
或者周期数将保持不变但 3 或 4 个完整周期的有效时间会减少？
超频减少了一个周期的长度。指令仍然需要相同的周期数。
时钟周期是一个心跳，用于同步整个电路的动作。不同的部分同时行动，根据时钟在适当的时刻传递数据。例如，虚构体系结构的四周期指令可能执行为：
- 在发出内存读取周期时用寄存器的值加载累加器；
- 将取值的低四位加到累加器；
- 将取出的值的高四位加到累加器；
- 将值从累加器移回寄存器。
你不能在不改变架构的情况下从中削减一个周期——简单地提供一个更快的时钟不能使 ALU 突然以 8 位数量工作，即使它做到了，它的寄存器final value goes 不会期望在第四个周期之前收到一个值。
简单地改变时钟速率不会改变电路的布局或重写逻辑，因此它不能改变不同部分做事所需的周期数或他们期望其他部分做事的相对时间事情办好了