电平敏感的 SR 锁存器行为
Level-sensitive SR Latch behavior
我正在研究常规 SR 锁存器和电平敏感 SR 锁存器之间的区别。
Level - sensitive SR Latch
我知道我们要在 SR 锁存器中避免的是配置 (1,1)，因为它会导致振荡，当它最终稳定在 0 或 1 时我们无法确定是哪一个由于振荡。因此，我们使用电平敏感的 SR 锁存器。但是有人可以详细说明这种电平敏感的 SR 锁存器的行为吗？因为如果 S、R 和 C（通常是一个时钟）都为 1，在我看来，我们仍然可以得到我们试图避免的相同 (1,1) 配置。
我找到了这个post，它讨论了锁存器和触发器之间的区别。但只是重申一下，我的主要问题是如果 clk = 1 并且如果 S = 1，R = 1，那么我们是否仍会陷入振荡循环。
SR触发器设计成当S和R稳定时C仅为1。它的设计非常仔细，以防止 S=R=1 时 C 为 1。然而，考虑到触发器的基本图，这一点都不明显。
对此的改进是 D 触发器。它反转来自 SR 触发器的信号之一。这确保了 S 和 R 永远不会相同。这可以在下图中看到。
我正在研究常规 SR 锁存器和电平敏感 SR 锁存器之间的区别。
Level - sensitive SR Latch
我知道我们要在 SR 锁存器中避免的是配置 (1,1)，因为它会导致振荡，当它最终稳定在 0 或 1 时我们无法确定是哪一个由于振荡。因此，我们使用电平敏感的 SR 锁存器。但是有人可以详细说明这种电平敏感的 SR 锁存器的行为吗？因为如果 S、R 和 C（通常是一个时钟）都为 1，在我看来，我们仍然可以得到我们试图避免的相同 (1,1) 配置。
我找到了这个post，它讨论了锁存器和触发器之间的区别。但只是重申一下，我的主要问题是如果 clk = 1 并且如果 S = 1，R = 1，那么我们是否仍会陷入振荡循环。
SR触发器设计成当S和R稳定时C仅为1。它的设计非常仔细，以防止 S=R=1 时 C 为 1。然而，考虑到触发器的基本图，这一点都不明显。
对此的改进是 D 触发器。它反转来自 SR 触发器的信号之一。这确保了 S 和 R 永远不会相同。这可以在下图中看到。