Rocket 核心 (RISC V) 未满足时序要求
Timing not met for Rocket core (RISC V)
运行 ROCKET CHIP 的综合和实现（使用 Vivado）。
RTL 文件是使用默认 config.This 生成的，还包括 FPU。
很多时序违规 seen.This 违规主要来自 FPU。
即使在没有 FPU 的情况下重新生成 RTL 后，仍然会发现违规。
我们的目标是 500 Mhz。根据 RISC-V 组织，1Ghz 是可以实现的。
是否有任何可用的时间限制。
除了下面的约束文件。
fpga-zynq/zc706/src/constrs/base.xdc
我怀疑您的流程没有对 FPU 重新定时。您的工具需要重新定时 FPU - 它是组合描述的，然后用寄存器填充延迟。
运行 ROCKET CHIP 的综合和实现（使用 Vivado）。 RTL 文件是使用默认 config.This 生成的，还包括 FPU。
很多时序违规 seen.This 违规主要来自 FPU。 即使在没有 FPU 的情况下重新生成 RTL 后，仍然会发现违规。
我们的目标是 500 Mhz。根据 RISC-V 组织，1Ghz 是可以实现的。
是否有任何可用的时间限制。
除了下面的约束文件。 fpga-zynq/zc706/src/constrs/base.xdc
我怀疑您的流程没有对 FPU 重新定时。您的工具需要重新定时 FPU - 它是组合描述的，然后用寄存器填充延迟。