xilinx Virtex 5 板中部分重新配置的起点
start point for partial reconfiguration in xilinx virtex 5 board
我将学习使用部分重新配置的赛灵思板。我已阅读 xilinx 指南并了解 ISE、提前计划和 vivado。
但一开始我找不到任何例子。是否有简单的示例代码开始？
制作部分重新配置项目的步骤写在 xilinx 用户指南（ug720）中，但没有任何 verilog 或 vhdl 代码可以合成并继续使用它们！有没有简单的代码可以从它们开始？
您可以从不同的计数器设计入手。计数器用作时钟分频器以生成 2.0、1.0 和 0.5 Hz 信号，该信号显示在 LED 上。
每个计数器都是一个可重新配置的设计，您的顶层模块代表计数器输出到 LED 引脚的映射。因此，如果您的重新配置工作正常，频率应该等于所选的部分设计。
现在您可以扩展您的设计并添加 DCM/MMCMs、BlockRAM 或其他任何东西。
我将学习使用部分重新配置的赛灵思板。我已阅读 xilinx 指南并了解 ISE、提前计划和 vivado。 但一开始我找不到任何例子。是否有简单的示例代码开始？ 制作部分重新配置项目的步骤写在 xilinx 用户指南（ug720）中，但没有任何 verilog 或 vhdl 代码可以合成并继续使用它们！有没有简单的代码可以从它们开始？
您可以从不同的计数器设计入手。计数器用作时钟分频器以生成 2.0、1.0 和 0.5 Hz 信号，该信号显示在 LED 上。
每个计数器都是一个可重新配置的设计，您的顶层模块代表计数器输出到 LED 引脚的映射。因此，如果您的重新配置工作正常，频率应该等于所选的部分设计。
现在您可以扩展您的设计并添加 DCM/MMCMs、BlockRAM 或其他任何东西。