Yosys FSM 检测状态分配？

Question

我正在尝试将 Yosys 用于我的一个项目，但我对 FSM 检测感到困惑。

我读了这个post：

我的问题是关于 Yosys 从 Verilog 文件中检测到的状态转换。在上面 link 指向的 post 上，我看不到任何从状态 1 转换到状态 3 的方法；但是，在生成的图中有。这怎么样？提前致谢。

Answer 1

状态名称是任意指定的。它们不对与状态对应的状态寄存器的数值进行编码。查看图表和原始 Verilog 代码，我会说该示例的映射如下：

s0: state == 0
s1: state == 2
s2: state == 1
s3: state == 3

Yosys FSM Detection State Assignments?