片上网络verilog代码

network-on-chip verilog code

我在 ISE Project Navigator 2013 中编写并仿真了一段 Verilog 代码。这是一个描述片上网络路由器、缓冲器和链路的 RTL 模型。

哪种设备更适合综合和实现？
如何使用 ISE Project Navigator 获取静态和动态功耗、数据包传输延迟、面积和其他指示网络性能的因素？

这个问题很开放，所以我会尽量提供一个笼统的答案。

现在您已经说过您拥有 ISE 中 NOC 路由器的代码。这意味着您或设计者对内部 logic/system 必须运行的频率有一个粗略的了解。目标设备的最大时钟树频率将成为您需要检查的关键参数之一。如果您的设计运行ning 在 150-200 MHz 左右并且经过适当的流水线处理（小型多路复用器，流水线级之间不超过 2-3 级逻辑），那么 Xilinx 和 Xilinx 的几乎所有当前可用的设备系列和 Altera 应该是合适的。

下一个重要的考虑因素是外部连接。您的设计是否需要与外部设备进行高速串行连接。如果这是真的，那么您将需要 select 一个内置高速 SERDES IP 的设备。这将限制您对设备的选择。

另一个需要考虑的因素是与外部 SDRAM 或 RLDRAM 的接口。如果您的设计需要与此类外部设备接口，那么您需要选择一个通过软核或 Megafunction (Altera) 或硬核 IP 块提供支持的设备。

最后你需要看看你的逻辑利用率。您希望选择一个足够大的设备来满足您的要求，除非您的设计是一个更大项目的一部分，并且有一些模块将在以后设计并与您的 NOC 并存。您将不得不粗略猜测您的设计需要的 LEs/LUTs 数量，然后选择比该数量大 50% 的设备。然后，您可以运行进行综合试验运行并检查您的估计是否正确。如果是，并且您的设备使用率低于 50%，您可以根据需要使用较小的设备。

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