当设计只有输入信号 Din 时，如何将来自测试设备的 LVDS 信号连接到 fpga virtex 5？
how to connect LVDS signals coming from test equipment to fpga virtex 5 when the design has only input signal Din ?
我会在 PM2 模块的引脚连接器上为 A1 提供 din+，为 A2 提供 din-，连接到 FPGA，但我在顶层 vhdl 设计模块中只有 1 个输入端口 "din" 连接到 AG7 引脚在FPGA上。如何处理 UCF 文件中的连接？
PM2 Pin - A1, A2
FPGA pin -AG7, AG6
FPGA bank VCCO - 2.5v, 2.5v
Pin Function - LVDS pair 100 ohm differential impedance; can also be used as single-ended
您必须手动实例化差分输入缓冲器。对于 Xilinx，它将是 Unisim 库中的 IBUFDS。要么将您的端口修改为 din 有两个引脚并在现有设计中添加缓冲区，要么编写一个简单的包装器来转换差异。对单端并将其传递到当前端口。
我会在 PM2 模块的引脚连接器上为 A1 提供 din+，为 A2 提供 din-，连接到 FPGA，但我在顶层 vhdl 设计模块中只有 1 个输入端口 "din" 连接到 AG7 引脚在FPGA上。如何处理 UCF 文件中的连接？
PM2 Pin - A1, A2
FPGA pin -AG7, AG6
FPGA bank VCCO - 2.5v, 2.5v
Pin Function - LVDS pair 100 ohm differential impedance; can also be used as single-ended
您必须手动实例化差分输入缓冲器。对于 Xilinx，它将是 Unisim 库中的 IBUFDS。要么将您的端口修改为 din 有两个引脚并在现有设计中添加缓冲区，要么编写一个简单的包装器来转换差异。对单端并将其传递到当前端口。