如果条件失败，是否有特定的方法来停止 test/simulation？
Is there a specific way to stop the test/simulation in case condition failure?
我希望测试在失败情况下停止。
我使用了 UVM_ERROR，但这只会产生一条文本消息。
除了文本消息（类似于 systemVerilog 中的断言）之外，如果条件失败，是否有特定的方法来停止 test/simulation？
在您的模拟器命令行上添加 +UVM_MAX_QUIT_COUNT=1 运行时选项。这将在第一个 UVM_ERROR.
之后结束模拟
我希望测试在失败情况下停止。
我使用了 UVM_ERROR，但这只会产生一条文本消息。
除了文本消息（类似于 systemVerilog 中的断言）之外，如果条件失败，是否有特定的方法来停止 test/simulation？
在您的模拟器命令行上添加 +UVM_MAX_QUIT_COUNT=1 运行时选项。这将在第一个 UVM_ERROR.