我可以在一个项目中生成的 LPM_DIV 的最大数量是多少？
What is the maximum amount of LPM_DIV that I can generate in a project?
我想知道如果我的 FPGA 板是 5CSEMA5F31C6N DE1-SOC，我可以在一个项目中生成多少 LPM_DIV（Altera 分频器）。
我打算做一个项目，我必须通过同时工作的许多除法器处理数据（同一时钟），总数不等，从4到4096不等。我想知道这是不是某种原因在FPGA中可行。
PD: 有朋友告诉我，生成这么多除法器其实是可行的，但只能在仿真中，不能在 FPGA 中综合，Quartus II 会给我一份报告说我缺少多少个逻辑门来完成要求。
请记住，HDL 实例化物理电路，这些电路不会因为您不再需要它们而神奇地消失。您需要将您的系统设计为始终拥有所有 4096 个分频器，并且只获取您使用的分频器的输出。
除法器的数量取决于您如何配置它们：输入大小、流水线、优化方法。一个带寄存输出的 64/64 分频器使用 DE1-SoC 上约 2300 (7%) 个 ALM，这意味着您可以在芯片上安装约 14 个分频器。使用不同的输入参数，你会得到不同的结果。
如果您综合其中一个分频器，Quartus 将为您提供每种类型所用资源的百分比。由此，应该很容易确定您可以安装的分隔线数量。
我想知道如果我的 FPGA 板是 5CSEMA5F31C6N DE1-SOC，我可以在一个项目中生成多少 LPM_DIV（Altera 分频器）。
我打算做一个项目，我必须通过同时工作的许多除法器处理数据（同一时钟），总数不等，从4到4096不等。我想知道这是不是某种原因在FPGA中可行。
PD: 有朋友告诉我，生成这么多除法器其实是可行的，但只能在仿真中，不能在 FPGA 中综合，Quartus II 会给我一份报告说我缺少多少个逻辑门来完成要求。
请记住，HDL 实例化物理电路，这些电路不会因为您不再需要它们而神奇地消失。您需要将您的系统设计为始终拥有所有 4096 个分频器，并且只获取您使用的分频器的输出。
除法器的数量取决于您如何配置它们：输入大小、流水线、优化方法。一个带寄存输出的 64/64 分频器使用 DE1-SoC 上约 2300 (7%) 个 ALM，这意味着您可以在芯片上安装约 14 个分频器。使用不同的输入参数，你会得到不同的结果。
如果您综合其中一个分频器，Quartus 将为您提供每种类型所用资源的百分比。由此，应该很容易确定您可以安装的分隔线数量。