如何在 vhdl 中访问数组的一系列元素？
How do you access a range of elements of an array in vhdl?
信号 b_reg, b_next: std_logic_vector(7 降到 0);
我想丢弃最后一位并将其与另一个 std_logic 连接起来。
就像是：
b_next <= rx & b_reg [7 降为 1] ;
如何访问从 7 到 1 的元素？
方括号在 VHDL 中没有用处。你快到了：
b_next <= rx & b_reg(7 downto 1);
请注意，此代码执行移位，但这可能正是您想要的。
另外，请不要使用VHD标签，它与VHDL无关。
信号 b_reg, b_next: std_logic_vector(7 降到 0); 我想丢弃最后一位并将其与另一个 std_logic 连接起来。 就像是： b_next <= rx & b_reg [7 降为 1] ; 如何访问从 7 到 1 的元素？
方括号在 VHDL 中没有用处。你快到了：
b_next <= rx & b_reg(7 downto 1);
请注意，此代码执行移位，但这可能正是您想要的。
另外，请不要使用VHD标签，它与VHDL无关。