使用双寄存器方法解决亚稳态问题
Solving Metastability Using Double-Register Approach
为了解决Verilog中不同时钟域引起的亚稳态问题，采用了双寄存器的方法
但据我所知，metastability的最终输出是未定的。输出独立于输入。
所以，我的问题是如何保证使用双寄存器方式输出的正确性？
谢谢。
你不能完全确定你避免了亚稳态。
正如您所提到的，亚稳态触发器的输出是不可预测的，因此当您具有亚稳态时，即使使用 'two-register' 方法，您也可能传播错误的值。
然而，这种方法从未打算解决亚稳态问题，而是试图降低亚稳态值进入电路的可能性。所谓here MTBF（Mean Time Between Failure）。要减少 MTBF，您甚至可以链接 2 个以上的寄存器。
即使这不能解决值的不可预测性，使用这些双寄存器也很有趣，因为当值处于亚稳态时，它会振荡直到稳定为 0 或 1。
这种振荡将使您的电路切换，然后白白消耗大量能量，因为每次转换都会消耗能量。因此，使用双寄存器进行时钟域交叉很重要。
为了确保您的数据有效，您可以在两个时钟域之间使用请求-确认机制。
快速示例：
- 设置数据到总线（双寄存器输入）
- 等待 1 个（或更多）时钟周期以确保数据在另一端建立良好
- 发送请求信号（双寄存器输入）
- 最坏情况：请求信号是亚稳态的，一旦稳定就保持为 0。下一个时钟周期它将为 1，因为它已经设置为 1 至少 1 个时钟周期。最好的情况：下一个周期目的地将接受数据
- 数据稳定，请求稳定在1 -> 数据可以消费。向来源发送确认。
- 确认到达（在亚稳态的情况下在双寄存器上）。如果亚稳态，它可能需要一个时钟周期才能到达。
- 请求失败。
- 可以通过总线发送另一个数据
此协议称为 4 阶段协议。你可以在网上找到很多关于它的文档，因为它是异步设计的经典协议。
理解和实施都非常简单。请记住，它会在非常重要的区域产生开销。
希望对您有所帮助。
为了解决Verilog中不同时钟域引起的亚稳态问题，采用了双寄存器的方法
但据我所知，metastability的最终输出是未定的。输出独立于输入。
所以，我的问题是如何保证使用双寄存器方式输出的正确性？
谢谢。
你不能完全确定你避免了亚稳态。 正如您所提到的，亚稳态触发器的输出是不可预测的，因此当您具有亚稳态时，即使使用 'two-register' 方法，您也可能传播错误的值。
然而，这种方法从未打算解决亚稳态问题，而是试图降低亚稳态值进入电路的可能性。所谓here MTBF（Mean Time Between Failure）。要减少 MTBF，您甚至可以链接 2 个以上的寄存器。
即使这不能解决值的不可预测性，使用这些双寄存器也很有趣，因为当值处于亚稳态时，它会振荡直到稳定为 0 或 1。
这种振荡将使您的电路切换，然后白白消耗大量能量，因为每次转换都会消耗能量。因此，使用双寄存器进行时钟域交叉很重要。
为了确保您的数据有效，您可以在两个时钟域之间使用请求-确认机制。
快速示例：
- 设置数据到总线（双寄存器输入）
- 等待 1 个（或更多）时钟周期以确保数据在另一端建立良好
- 发送请求信号（双寄存器输入）
- 最坏情况：请求信号是亚稳态的，一旦稳定就保持为 0。下一个时钟周期它将为 1，因为它已经设置为 1 至少 1 个时钟周期。最好的情况：下一个周期目的地将接受数据
- 数据稳定，请求稳定在1 -> 数据可以消费。向来源发送确认。
- 确认到达（在亚稳态的情况下在双寄存器上）。如果亚稳态，它可能需要一个时钟周期才能到达。
- 请求失败。
- 可以通过总线发送另一个数据
此协议称为 4 阶段协议。你可以在网上找到很多关于它的文档，因为它是异步设计的经典协议。
理解和实施都非常简单。请记住，它会在非常重要的区域产生开销。
希望对您有所帮助。