简单 Verilog for 循环中的错误

Question

我正在通过小练习熟悉 Verilog，现在我正在尝试实现一个线性反馈移位寄存器。

我正在尝试使用 for 循环在 always 块中对触发器链进行建模，但 iverilog 一直给我错误 register ``i'' unknown in lfsr其中 "i" 是迭代变量，lfsr 是我的模块。

always @(posedge clk or negedge res_n) begin
    if(res_n == 0) begin
        // ... implement reset
    end

    else begin
        flops[0] <= input_wire;
        for (i = 0; i <= width-2; i = i+1) begin
            flops[i+1] <= flops[i];
        end
    end

end

有人可以帮我吗？

谢谢。

Answer 1

你应该先声明变量i，否则i会被认为是一个没有指定的寄存器。这会让编译器 returns 出现 unknown register 错误。

在 for 代码块之外将 i 声明为整数，如下所示：

integer i;

Answer 2

如另一个答案所述，您需要在 for 循环中声明循环变量。但是，这不需要在 always 块之外。相反，如果（且仅当）您 label a begin...end 块，您可以在其中声明循环变量。这个声明必须首先在块内。这样做的好处是更好的封装：

always @(posedge clk or negedge res_n) begin
    if(res_n == 0) begin
        // ... implement reset
    end

    else begin : SOME_NAME
//                   ^
//                   |
//             this is a label

        integer i;     // declaring i here results in better encapsulation
                       // the declaration HAS to be before "imperative" (ie executable) code

        flops[0] <= input_wire;
        for (i = 0; i <= width-2; i = i+1) begin
            flops[i+1] <= flops[i];
        end
    end

end

简单 Verilog for 循环中的错误

Error in simple Verilog for-loop

for-loop

verilog

iverilog