如何在 VHDL 中使用 Tcl/Tk

Question

我对 VHDL 和 Tcl/Tk 都是新手。直接提问：我想知道如何在 Modelsim 中使用 Tcl/Tk。假设我在 Tcl/Tk 中什么都不知道，但我有以下 VHDL 代码供全加器使用。使用 Tcl/Tk 我可以用它做什么？我应该 take.I 使用 Quartus Prime 标准版和带有 Altera Cyclone FPGA 的 Modelsim。

 LIBRARY ieee;
 USE ieee.std_logic_1164.all;
 USE ieee.std_logic_signed.all;
 ENTITY adder IS
--H&G are 8 bit inputs 
--M is 8-bit output 

PORT (carryin : IN STD_LOGIC;
        X,Y   : IN STD_LOGIC;
        S         : OUT STD_LOGIC;
        carryout: OUT STD_LOGIC);
 END adder;

 ARCHITECTURE Behaviour OF adderk IS 
--SIGNALS ARE VARIABLES THAT WE WILL SIGN OUR OUTPUT VARIABLES TO
Signal Sum : STD_LOGIC;
BEGIN 

    Sum <= X XOR B XOR carryin;
    carryout <= X AND B AND carryin AND (A XOR B);
    M<=Sum;
END Behaviour;

Answer 1

TCL 只是与 ModelSim 环境交互的另一种方式。 TCL 让您可以灵活地创建用于模拟和评估您的设计的脚本，而不是使用鼠标在 GUI 中执行操作。你可以看看here，我想你会觉得很有用。

如何在 VHDL 中使用 Tcl/Tk

How to use Tcl/Tk with VHDL

tcl

vhdl

fpga

tk

quartus