无法制作所需的图表

Question

这是 9 位奇偶校验生成器的代码，但它没有在 Quartus 中提供所需的 RTL 视图

Library IEEE;
use IEEE.std_logic_1164.all;

entity PG is
port (A,B,C,D,E,F,G,H,I : IN std_logic;
      Even : OUT std_logic );
end PG;

Architecture arch of PG is
    Signal J,K,L,M,N,O,P,Odd : std_logic ;
BEGIN
    J <= A xor B;
    K <= C xor D;
    L <= E xor F;
    M <= G xor H;
    N <= J xor K;
    O <= L xor M;
    P <= N xor O;
    Odd <= P xor I;
    Even <= not Odd;
END arch;

这是输出所需的图像：

这是我得到的输出 RTL 图像：

Answer 1

对我来说，它看起来像是正确的 RTL 视图。 Quartus 选择将逻辑显示为一个 9 输入 XOR 门，而不是许多 2 输入 XOR 门。两者的布尔行为是相同的。没有 ODD 输出，因为 ODD 是 signal 而不是输出。

无法制作所需的图表

Can't make the required diagram

vhdl

diagram