在 vivado 中使用 testbench .vhd 文件
Using a testbench .vhd file in vivado
我最近发布了一些与此作业相关的内容，但我遇到了另一个绊脚石，似乎无法找到解决方案。我有一个 4 位 alu 模拟，但我需要使用老师提供给我的预先编写的测试台。我已经导入了测试台文件，并按照说明在源文件属性中取消选择了综合旁边的复选标记。
测试台源文件检测到的我的被测单元是我项目的实体.vhd文件，所以一切都应该没问题，除了当我模拟程序时它只是正常模拟而tcl中没有输出关于组成测试台的任何断言的控制台。
我显然已经用谷歌搜索并获得了更多关于如何执行此操作的说明，但我无法获得 vivado 软件的具体说明。讲到xilinx，有个进程window，在Vivado里是看不到的。我不明白为什么这个看似简单的事情花了我这么长时间才弄清楚。没有任何语法错误，它在编译器 window 附近的消息中表示正在解析测试平台。下面是我在vivado中文件结构的截图IDE.
谁能告诉我怎么做？
谢谢，
西蒙.
当您进行模拟时，它将使用设置为顶级模拟实体的任何内容作为该模拟的顶级。在您的图像中，测试平台在项目层次结构中被选中，但 UUT 被设置为顶级模块。您需要右键单击您的测试台，然后选择 'Set as Top'。
我最近发布了一些与此作业相关的内容，但我遇到了另一个绊脚石，似乎无法找到解决方案。我有一个 4 位 alu 模拟，但我需要使用老师提供给我的预先编写的测试台。我已经导入了测试台文件，并按照说明在源文件属性中取消选择了综合旁边的复选标记。
测试台源文件检测到的我的被测单元是我项目的实体.vhd文件，所以一切都应该没问题，除了当我模拟程序时它只是正常模拟而tcl中没有输出关于组成测试台的任何断言的控制台。
我显然已经用谷歌搜索并获得了更多关于如何执行此操作的说明，但我无法获得 vivado 软件的具体说明。讲到xilinx，有个进程window，在Vivado里是看不到的。我不明白为什么这个看似简单的事情花了我这么长时间才弄清楚。没有任何语法错误，它在编译器 window 附近的消息中表示正在解析测试平台。下面是我在vivado中文件结构的截图IDE.
谁能告诉我怎么做？
谢谢，
西蒙.
当您进行模拟时，它将使用设置为顶级模拟实体的任何内容作为该模拟的顶级。在您的图像中，测试平台在项目层次结构中被选中，但 UUT 被设置为顶级模块。您需要右键单击您的测试台，然后选择 'Set as Top'。