如何 运行 在 Xilinx Zynq-7000 All Programmable SoC ZC702 评估套件 (FPGA SDSoC) 上合成 VHDL 代码
How to run synthesized VHDL code on Xilinx Zynq-7000 All Programmable SoC ZC702 Evaluation Kit (FPGA SDSoC)
在我的工作中，我必须证明 VHDL 中合成的 C++ 视觉算法代码（通过 Vivado HLS 制作）运行在 Xilinx 的 Zynq702 上的 FPGA 部分比传统的经典 C++ 代码更快 CPU.
我无法解决的主要问题 - 如何将合成代码从 Vivado 2016 工具 "load" 整合到 SDK 工具中，换句话说 - 如何 运行板上合成的VHDL代码（比特流）？
在我看来，SDK 程序仅适用于 C/C++ 代码。有什么方法可以在处理器上获取 VHDL 代码的比特流，并证明 FPGA 上的合成代码 运行ning 比原始 C++ 代码更快？
你能给我一个建议吗？我浏览了几个 YouTube 教程和论坛，但对我没有帮助。
基本上您需要两个版本的代码。一个 C/C++ 版本意味着在 CPU 上 运行 和 C/C++ 中的一个版本（略微改编）与 HLS（针对可编程逻辑）一起使用。
Xilinx 提供了一个名为 SDSoC 的工具，它可以为您完成这项工作。基本上你在 C/C++ 中编写一次你的应用程序。分析器会告诉您哪个函数使用最多的计算能力，您可以将这些函数标记为卸载到可编程逻辑。该工具将在后台使用 Vivado HLS 将您的 C/C++ 转换为 RTL 代码。 SDSoC 会告诉您与 运行 完全在 CPU 中的原始代码相比，预期的加速比是多少。
我建议您通读 UG1028
在我的工作中，我必须证明 VHDL 中合成的 C++ 视觉算法代码（通过 Vivado HLS 制作）运行在 Xilinx 的 Zynq702 上的 FPGA 部分比传统的经典 C++ 代码更快 CPU.
我无法解决的主要问题 - 如何将合成代码从 Vivado 2016 工具 "load" 整合到 SDK 工具中，换句话说 - 如何 运行板上合成的VHDL代码（比特流）？
在我看来，SDK 程序仅适用于 C/C++ 代码。有什么方法可以在处理器上获取 VHDL 代码的比特流，并证明 FPGA 上的合成代码 运行ning 比原始 C++ 代码更快？
你能给我一个建议吗？我浏览了几个 YouTube 教程和论坛，但对我没有帮助。
基本上您需要两个版本的代码。一个 C/C++ 版本意味着在 CPU 上 运行 和 C/C++ 中的一个版本（略微改编）与 HLS（针对可编程逻辑）一起使用。
Xilinx 提供了一个名为 SDSoC 的工具，它可以为您完成这项工作。基本上你在 C/C++ 中编写一次你的应用程序。分析器会告诉您哪个函数使用最多的计算能力，您可以将这些函数标记为卸载到可编程逻辑。该工具将在后台使用 Vivado HLS 将您的 C/C++ 转换为 RTL 代码。 SDSoC 会告诉您与 运行 完全在 CPU 中的原始代码相比，预期的加速比是多少。
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