使用 Vivado 在 Virtex7 上生成 sin/cos

Question

我正在尝试在带有 Xilinx Vivado 的 Virtex 7 上的 SystemVerilog 中实现 QAM 调制器，但我被本地振荡器的 sin 和 cos 的生成所困扰。

更具体地说，我有 I 和 Q 信号（每个 3 位）作为输入，我必须分别将它们与余弦波和正弦波相乘。乘法工作正常，但我需要一个 IP 来生成给定频率的余弦和正弦。

为此，我深入阅读了下面link提供的DDS编译器v6.0的文档，但我仍然卡住了： http://www.xilinx.com/support/documentation/ip_documentation/dds_compiler/v6_0/pg141-dds-compiler.pdf

有没有人有任何建议或示例代码可以帮助我？

先谢谢你了

编辑：

请在下面找到一些屏幕截图和我的示例代码。我不明白的是为什么 sin/cos 采用这些 "strange" 值。我是否正确使用了 dds_compiler？

截图和Vivado项目（我还没有权限直接post）：https://www.dropbox.com/s/xi5hralr2klk37s/dds_compiler.zip?dl=0

modulator.sv :

    `timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 31.03.2015 07:41:17
// Design Name: 
// Module Name: modulator
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module modulator(
    input  logic        clk,
    input  logic [2:0]  I,
    input  logic [2:0]  Q,
    output logic [18:0] p1,
    output logic [18:0] p2,
    output logic        tvalid
    );

    // internal signals
    logic [15:0] sin,cos;

    // carrier generation
    dds_compiler_0 dds_compiler_0_inst(
        .aclk(clk),
        .m_axis_data_tdata({sin,cos}),
        .m_axis_data_tvalid(tvalid)
    );

    // multiplier
    mult_gen_0 mult_gen_0_inst_1(
        .CLK(clk),
        .A(I),
        .B(cos),
        .P(p1)
    );
    mult_gen_0 mult_gen_0_inst_2(
            .CLK(clk),
            .A(Q),
            .B(sin),
            .P(p2)
        );

endmodule

modulator_testbench.sv :

    `timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 31.03.2015 07:41:17
// Design Name: 
// Module Name: modulator_testbench
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module modulator_testbench();

    // test signals
    logic        clk;
    logic [2:0]  I, Q;
    logic [18:0] p1,p2;
    logic        tvalid;

    // generate clock
    always begin clk=1; #5; clk=0; #5; end

    // instantiate dut
    modulator dut(
        .clk(clk),
        .I(I),
        .Q(Q),
        .p1(p1),
        .p2(p2),
        .tvalid(tvalid)
    );

    // start simulation
    initial begin
        #65;
        I=3'd1;  Q=3'd1; #10;
        I=-3'd1; Q=3'd1; #10;
        I=3'd3;  Q=-3'd3; #10;
        I=-3'd3; Q=-3'd1; #10;
        I=3'd1;  Q=-3'd1; #10;
    end

endmodule

编辑二：

对于post优先级，完整代码可用here; details and explanations can be found in the paper。

Answer 1

感谢 dieli 的评论，一切正常。我在这里总结它以防它可以帮助其他人：

每个时钟周期都会添加设置的相位增量（在我的例子中为“1100”）。因此，由于我使用的是16位总线，所以一个sin/cos大约需要5461个时钟周期。然后我们可以使用数据表中给出的公式轻松计算输出频率。要使用 Vivado 查看 sin/cos 波形，请右键单击 sin/cos 信号和 select 'waveform style'，然后单击 'Analog'。（确保您运行模拟了足够的时间。）

使用 Vivado 在 Virtex7 上生成 sin/cos

Generating sin/cos on Virtex7 with Vivado

fpga

xilinx

trigonometry

vivado

编辑：

编辑二：