vhdl 中 "Architecture" 附近的语法错误

Question

我正在尝试使用结构体系结构在 xilinx ise 14.7 和 vhdl 编程语言中编写代码。我有一个名为 mux_xor 的 vhdl 模块和一个名为 Q1 的自顶向下模块。我在 Q1 自顶向下模块中收到此错误：

Line 62: Syntax error near "Architecture". My Q1 vhdl module code is as below: entity Q1 is

generic(n : integer := 10);
port(
    A,B : in std_logic_vector(0 to N-1);
    C,D : in std_logic;
    F: out std_logic);
end Q1;

architecture STRUCT of Q1 is

  signal K: std_logic_vector(0 to n-1);
  signal S: std_logic_vector(0 to n -1);

  component mux_xor
    port(A,B,inK,inS: in std_logic;
    oK,oS: out std_logic);
  end component mux_xor;

begin

  first_mux: mux_xor port map(A(0),B(0),C,D,K(0),S(0));

  comp_gen:
    for i in 1 to n-1 generate
      new_mux : mux_xor port map(A(i), B(i), K(i-1), S(i-1),K(i), S(i));

  F<=K(N-1);

end Architecture;

Answer 1

查看行：for i in 1 to n-1 generate，您需要一个匹配的 end generate;，因此该语句如下所示：

for i in 1 to n-1 generate
  new_mux : mux_xor port map(A(i), B(i), K(i-1), S(i-1),K(i), S(i));
end generate;

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vhdl 中 "Architecture" 附近的语法错误

Syntax error near "Architecture" in vhdl

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