Vivado 中的自动语法检查不适用于测试平台？

Automatic syntax checking in Vivado doesn't work for testbenches?

当我在 Vivado（项目模式）中编辑 VHDL 测试平台（仿真源）时，后台语法检查似乎被禁用：明显的语法错误，如缺少分号或未定义的信号，没有用波浪形的红线下划线（如所有设计来源）。

有没有办法激活测试平台的自动后台语法检查？是否还有其他原因导致某些文件未经过语法检查？