Verilog门定义差异
Verilog gate definition difference
这是 Verilog 上的两种半加器定义。
它们之间有区别吗？我应该选择哪个？为什么？
halfAdder1
xor(s,x1,x2);
and(c,x1,x2);
halfAdder2
assign s=x1^x2;
assign c=x1&x2;
第一个被称为结构模型，使用门级原语。
第二个被称为 RTL 模型（寄存器传输级别）。两种模型都可以完全合成，并可能生成完全相同的硬件。
据说，RTL 建模更接近于高级编程语言，因此对人类而言更具可读性。此外，它将门抽象为 arithmetical/logical 运算符，使综合工具更灵活地选择合适的门。
另一方面，如果您有电路原理图并想直接将其转换为 HDL，则门级更合适。
这是 Verilog 上的两种半加器定义。
它们之间有区别吗？我应该选择哪个？为什么？
halfAdder1
xor(s,x1,x2);
and(c,x1,x2);
halfAdder2
assign s=x1^x2;
assign c=x1&x2;
第一个被称为结构模型，使用门级原语。 第二个被称为 RTL 模型（寄存器传输级别）。两种模型都可以完全合成，并可能生成完全相同的硬件。
据说，RTL 建模更接近于高级编程语言，因此对人类而言更具可读性。此外，它将门抽象为 arithmetical/logical 运算符，使综合工具更灵活地选择合适的门。
另一方面，如果您有电路原理图并想直接将其转换为 HDL，则门级更合适。