测试台：如何在 1 位数据输入上加载已知的位序列
testbench: how to load a known sequence of bits on 1bit data input
-在我的 Verilog 测试台中，我想将已知的位序列连续加载到 da+ 输入端口（大小 1 位），并在时钟 DCO+ 的上升沿或下降沿之后改变。
-这是我想在 DA+ 上加载的序列：1010 0000 0111 1111
-请查看随附的屏幕截图以获得更多说明1
你有没有想过在 Verilog 测试台上制作它？
请注意，我使用 ISE14.7 和 Isim 作为模拟器
谢谢。
此致
relation betwween da+ and DCO+
由于加载值是常量，你可以将它存储在一个数组中，并在DCO.You的每个上升沿或下降沿持续加载到DA 还需要生成时钟DCO，然后实例化设计。
reg DCO;
reg DA;
reg [15:0] DA_array = 16'hA07F;
integer i;
initial begin
for(i=0;i<16;i=i+1)
@(DCO) DA <= DA_array[i];
end
-在我的 Verilog 测试台中，我想将已知的位序列连续加载到 da+ 输入端口（大小 1 位），并在时钟 DCO+ 的上升沿或下降沿之后改变。 -这是我想在 DA+ 上加载的序列：1010 0000 0111 1111 -请查看随附的屏幕截图以获得更多说明1
你有没有想过在 Verilog 测试台上制作它？
请注意，我使用 ISE14.7 和 Isim 作为模拟器 谢谢。
此致
relation betwween da+ and DCO+
由于加载值是常量，你可以将它存储在一个数组中，并在DCO.You的每个上升沿或下降沿持续加载到DA 还需要生成时钟DCO，然后实例化设计。
reg DCO;
reg DA;
reg [15:0] DA_array = 16'hA07F;
integer i;
initial begin
for(i=0;i<16;i=i+1)
@(DCO) DA <= DA_array[i];
end