无法在 active -hdl 10 中使用组件

Question

我使用active-hdl 10编译和模拟一个DFlipFlop结构。我的代码编译成功，没有任何错误或警告，但是当我模拟它时，我的输出值未知。（见图）

（点击放大）

我在xilinx和active-hdl 8中编译和模拟这段代码没有任何问题。

D_FlipFlop代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity D_FlipFlop is
Port ( D : in  STD_LOGIC;
       Clk : in  STD_LOGIC;
       Q : inout  STD_LOGIC);
end D_FlipFlop;

architecture Behavioral of D_FlipFlop is
component DLach Port ( D : in  STD_LOGIC;
                          C : in  STD_LOGIC;
                          Q : inout  STD_LOGIC;
                          Qprim : inout  STD_LOGIC);                            

end component;                                                
Signal Y : STd_logic;
Signal Clk_Not : Std_Logic;
Signal out1 : Std_Logic;
Signal out2 : Std_Logic;
begin
Clk_Not<=not(clk);
h1 : DLach port map(D=>D,C=>clk,Q=>Y,Qprim=>out1);
h2 : DLach port map(Y,Clk_Not,Q,out2);
end Behavioral;

拉赫代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity DLach is
Port ( D : in  STD_LOGIC;
       C : in  STD_LOGIC;
       Q : inout  STD_LOGIC:= '0';
       Qprim : inout  STD_LOGIC:= '1');
end DLach;

architecture Behavioral of DLach is

Signal first : Std_logic ;
Signal second : Std_logic ;
Signal D_not : Std_logic ;

begin      

D_Not <= not(D);

first <= D Nand C;
second <= D_not nand C;

Q <= first nand Qprim;
Qprim <= second nand Q ;

end Behavioral;

我研究了很多，但找不到答案。所以我认为这个剂量适用于他们使用试用版 active -hdl 的人。

Answer 1

这个问题我查了很多，好像没有人遇到过这个问题。所以我认为这个问题出现在active -hdl 10试用版或破解版

无法在 active -hdl 10 中使用组件

Can not use component in active -hdl 10

components

fpga

vhdl

active-hdl