Zedboard 新手：如何在 zedboard 上分配 "clk" 引脚号？
new to Zedboard : how to allocate "clk" pin number on the zedboard?
我是 Zedboard 的新手。我正在用 VHDL 编写一个计数器，并尝试在 Zedboard Zynq 7000 XC7Z020-1 CSG484CES EPP 上实现它。
分配引脚的时候，我想要一个时钟。但是把"clk"分配给一个用户开关好像是错误的。所以我查阅了文档ZedBoard_HW_UG_v1_1.pdf。
在2.5章中，是这样说的：
The EPP’s PS subsystem uses a dedicated 33.3333 MHz clock source, IC18, Fox 767-
33.333333-12, with series termination. The PS infrastructure can generate up to four PLL-based clocks for the PL system. An on-board 100 MHz oscillator, IC17, Fox 767-100-136, supplies the PL subsystem clock input on bank 13, pin Y9.
但是当我分配NET "clk" LOC = Y9;时，好像不行！我找不到clk在哪里！应该有一个按钮或我可以控制的东西吧？
警告是这样的：
PhysDesignRules:2452 - IOB q<1> 未被约束 (LOC) 到特定位置 and/or 具有未定义的 I/O 标准 (IOSTANDARD)。这种情况可能会严重影响设备，并且会在比特流创建中出现错误。应该通过正确指定引脚位置和 I/O 标准来更正。
每个图钉都有这样的警告。
这是我的 ucf 文件：
NET "clk" CLOCK_DEDICATED_ROUTE = FALSE;
NET "q[6]" LOC = T22;
NET "q[5]" LOC = T21;
NET "q[4]" LOC = U22;
NET "q[3]" LOC = U21;
NET "q[2]" LOC = V22;
NET "q[1]" LOC = W22;
NET "q[0]" LOC = U19;
NET "d[6]" LOC = G22;
NET "d[5]" LOC = H22;
NET "d[4]" LOC = F21;
NET "d[3]" LOC = H19;
NET "d[2]" LOC = H18;
NET "d[1]" LOC = H17;
NET "d[0]" LOC = M15;
NET "clk" LOC = Y9;
NET "clr" LOC = T18;
NET "alm" LOC = U14;
在哪里可以找到解释我需要做什么的文档？
如果 Y9 是时钟的正确选择，我怎么知道上沿已经到来？因为没有我可以操作的按钮？
非常感谢！！！
您需要将 IOSTANDARD 添加到您的 ucf 文件中。 master ucf file
中列出了完整的引脚列表和约束
例如Y9脚需要LVCMOS33。
我是 Zedboard 的新手。我正在用 VHDL 编写一个计数器，并尝试在 Zedboard Zynq 7000 XC7Z020-1 CSG484CES EPP 上实现它。
分配引脚的时候，我想要一个时钟。但是把"clk"分配给一个用户开关好像是错误的。所以我查阅了文档ZedBoard_HW_UG_v1_1.pdf。
在2.5章中，是这样说的：
The EPP’s PS subsystem uses a dedicated 33.3333 MHz clock source, IC18, Fox 767- 33.333333-12, with series termination. The PS infrastructure can generate up to four PLL-based clocks for the PL system. An on-board 100 MHz oscillator, IC17, Fox 767-100-136, supplies the PL subsystem clock input on bank 13, pin Y9.
但是当我分配NET "clk" LOC = Y9;时，好像不行！我找不到clk在哪里！应该有一个按钮或我可以控制的东西吧？
警告是这样的：
PhysDesignRules:2452 - IOB q<1> 未被约束 (LOC) 到特定位置 and/or 具有未定义的 I/O 标准 (IOSTANDARD)。这种情况可能会严重影响设备，并且会在比特流创建中出现错误。应该通过正确指定引脚位置和 I/O 标准来更正。
每个图钉都有这样的警告。 这是我的 ucf 文件：
NET "clk" CLOCK_DEDICATED_ROUTE = FALSE;
NET "q[6]" LOC = T22;
NET "q[5]" LOC = T21;
NET "q[4]" LOC = U22;
NET "q[3]" LOC = U21;
NET "q[2]" LOC = V22;
NET "q[1]" LOC = W22;
NET "q[0]" LOC = U19;
NET "d[6]" LOC = G22;
NET "d[5]" LOC = H22;
NET "d[4]" LOC = F21;
NET "d[3]" LOC = H19;
NET "d[2]" LOC = H18;
NET "d[1]" LOC = H17;
NET "d[0]" LOC = M15;
NET "clk" LOC = Y9;
NET "clr" LOC = T18;
NET "alm" LOC = U14;
在哪里可以找到解释我需要做什么的文档？ 如果 Y9 是时钟的正确选择，我怎么知道上沿已经到来？因为没有我可以操作的按钮？ 非常感谢！！！
您需要将 IOSTANDARD 添加到您的 ucf 文件中。 master ucf file
中列出了完整的引脚列表和约束例如Y9脚需要LVCMOS33。