verilog testbench的输出都是x或者z

Question

我不太了解 verilog，所以这可能是我设置方式的一些简单问题，但我似乎无法确定为什么我的模拟波形会为我的测试平台输出产生 x 或 z。这是我正在模拟的模块：

module addsub_4bit (Sum, Ovflw, A, B, sub);
input [3:0] A, B;
input sub;
output [3:0] Sum;
output Ovflw;

wire cin, c0, c1, c2, c3;

assign B[3:0] = (sub) ? (~B + 1) : B;
assign cin = 0;
assign Ovflw = (c3 ^ c2);

full_adder_1bit fa0 (.sum(Sum[0]), .cout(c0), .a(A[0]), .b(B[0]), .cin(cin));
full_adder_1bit fa1 (.sum(Sum[1]), .cout(c1), .a(A[1]), .b(B[1]), .cin(c0));
full_adder_1bit fa2 (.sum(Sum[2]), .cout(c2), .a(A[2]), .b(B[2]), .cin(c1));
full_adder_1bit fa3 (.sum(Sum[3]), .cout(c3), .a(A[3]), .b(B[3]), .cin(c2));

endmodule

和我的测试平台：

module addsub_4bit_tb();
reg [7:0] stim;
reg sub;
wire [3:0] Sum;
wire Ovflw;
integer i;

addsub_4bit DUT(.Sum(Sum), .A(stim[3:0]), .B(stim[7:4]), .Ovflw(Ovfw), 
.sub(sub));

initial begin

stim = 0;
sub = 0;
#100;
for(i=0; i<16; i=i+1) begin
stim = stim + 1;
#100;
end 

stim = 0;
sub = 1;
#100;
for(i=0; i<16; i=i+1) begin
stim = stim + 1;
#100;
end

end

initial $monitor("A= %d\tB= %d\nAdd/Sub= %b\nSum= %d\tOvflw= 
%b",stim[3:0],stim[7:4],sub,Sum,Ovflw);

endmodule

我的输出给出 Sum = x 和 Ovflw = z。我用来组成我的 4 位加法器的单位全加器模块工作正常并经过测试。感谢任何反馈。

Answer 1

对于溢出位，在测试台中有一个错别字：

.Ovflw(Ovfw),

对于 Sum 向量获取 x 问题，输入 B 有 多个驱动程序 ，一个在测试台中，另一个在 RTL 本身中：

.B(stim[7:4]) // TB driver assign B[3:0] = (sub) ? (~B + 1) : B; // RTL driver

因此，为避免这种情况，在 RTL 中取一些中间线并为其分配 B 或 ~B 的值。在这里，我使用线 X 来驱动单位加法器。

wire [3:0] X; //... assign X[3:0] = (sub) ? (~B + 1) : B; //... full_adder_1bit fa0 (.sum(Sum[0]), .cout(c0), .a(A[0]), .b(X[0]), .cin(cin)); //...

参考 this link for more information on multiple drivers. If you are using SystemVerilog, then you can use logic 数据类型以避免多驱动程序问题。

verilog testbench的输出都是x或者z

Outputs of verilog testbench are all x or z

verilog

hdl

test-bench