敏感度列表错误

Question

我想计算数组元素的总和。阵列的元素在每个时钟上升沿（顺序）分配。我不想在下一个时钟上升沿得到元素的和，所以sum的设计必须是组合的。我可以在仿真中得到正确的结果，没有任何错误，但我的代码没有在 ISE（Xilinx 综合工具）中综合。我正在开发 Spartan3。

我的代码：

always @* begin
    sum = 0;
    for (i=0; i<K; i=i+1)
        sum = sum + shiftReg[i];    
end

错误：

Xst:902 - Unexpected shiftReg event in always block sensitivity list.

我搜索了解决方案。 One way是将shiftReg的所有元素都加到sensitivity list中，但是在我的项目中元素个数是K（K是一个参数）。

Answer 1

恐怕这是 XST 合成器的限制。您提供的解决方案完全相同，表明此问题已针对 Virtex 6 和 Spartan 6 设备解决，因此它一定是对 Spartan 3 资源的某种限制，或者更可能是 Xilinx 工程师的一些懒惰。

我已经测试了这个示例模块：

module addall (
  input wire clk,
  input wire [3:0] addr,
  input wire load,
  input wire [7:0] din,
  output reg [7:0] tot
);

  reg [7:0] sr[0:15];
  always @(posedge clk) begin
    if (load)
      sr[addr] <= din;
  end

  integer i;
  always @* begin
    tot = 8'h00;
    for (i=0;i<=15;i=i+1)
        tot = tot + sr[i];
  end
endmodule

它在 Icarus Verilog + YOSIS 0.3.0 上综合良好 http://www.edaplayground.com/x/5q9

它使用 Spartan 6 设备在 XST 12.4 中很好地合成

如果我更改为 Spartan 3E，它会给我与使用相同 XST 版本的您相同的错误。

可能的解决方法：使用带有目标 vhdl 的 Icarus Verilog 将有问题的模块转换为 VHDL 并将其添加到您的设计中，而不是原始的 Verilog 模块。

敏感度列表错误

Sensitivity list error

verilog

xilinx-ise