将 STD_LOGIC 连接到一位 STD_LOGIC_VECTOR
Connecting a STD_LOGIC to a one bit STD_LOGIC_VECTOR
我正在使用 Xilinx ISE 并使用 CORE Generator & Architecture Wizard 生成内存。
问题是它创建了一个写使能信号 (wea) 作为 STD_LOGIC_VECTOR（0 向下到 0），导致类型不匹配：
Line ###: Type error near encnt ; current type std_logic; expected type
std_logic_vector
如何将 encnt（即 std_logic）转换为一位 std_logic_vector？
（ISE不允许我从内存文件中更改wea。）
对于这些 IP 块，这是一个非常常见的场景。您可以像这样轻松关联 std_logic 信号：
wea(0) => encnt,
不是将 wea 作为一个整体进行关联，您只是将那个元素 (0) 关联起来。由于 wea 只有一个元素，因此分配了整个向量。
我正在使用 Xilinx ISE 并使用 CORE Generator & Architecture Wizard 生成内存。
问题是它创建了一个写使能信号 (wea) 作为 STD_LOGIC_VECTOR（0 向下到 0），导致类型不匹配：
Line ###: Type error near encnt ; current type std_logic; expected type std_logic_vector
如何将 encnt（即 std_logic）转换为一位 std_logic_vector？
（ISE不允许我从内存文件中更改wea。）
对于这些 IP 块，这是一个非常常见的场景。您可以像这样轻松关联 std_logic 信号：
wea(0) => encnt,
不是将 wea 作为一个整体进行关联，您只是将那个元素 (0) 关联起来。由于 wea 只有一个元素，因此分配了整个向量。