Verilog原语

Question

这两个有什么区别吗？

1.

and(O1,input1,input2);

2.

always(O1 or input1 or input2)
           and(O1,input1,input2);

原语是否需要 always 方块？或者只要输出 (O1) 和输入 (input1,input2) 的值发生变化，它就会被访问？

Answer 1

Do the primitive requires an always block?

没有！就像 'assign' 语句一样，它们不需要 always 部分。

事实上，如果您尝试过，您会遇到语法错误，因为您不能在 always 部分中实例化模块或原语。

_{此外，您永远不需要将输出 O1 放入敏感度列表中。}

Verilog primitives