如何使用脚本或工具获取 Verilog 模块的输入和输出名称？
How do i get the input and output names of Verilog module using scripts or tools?
有什么工具或脚本可以让我解析 Verilog 文件以获得模块输入和输出的名称吗？我试着查看 iverilog 和 yosys，但它们似乎没有此功能。我可以自己写，但我不想重新发明轮子。谢谢！
Verilog-Perl可以解析Verilog得到模块的输入输出名称。它是免费软件，可以下载和安装。有许多代码示例可以执行您想要的操作，但它确实需要一些 Perl 语言知识。你不想重新发明这个轮子是明智的。
像 ModelSim/Questa 这样的工具有一个 Tcl 命令 find -ports 可以为您做这件事。您也可以使用 Verilog VPI，但不能使用免费版的 ModelSim。
有什么工具或脚本可以让我解析 Verilog 文件以获得模块输入和输出的名称吗？我试着查看 iverilog 和 yosys，但它们似乎没有此功能。我可以自己写，但我不想重新发明轮子。谢谢！
Verilog-Perl可以解析Verilog得到模块的输入输出名称。它是免费软件，可以下载和安装。有许多代码示例可以执行您想要的操作，但它确实需要一些 Perl 语言知识。你不想重新发明这个轮子是明智的。
像 ModelSim/Questa 这样的工具有一个 Tcl 命令 find -ports 可以为您做这件事。您也可以使用 Verilog VPI，但不能使用免费版的 ModelSim。