std_logic 和 std_logic_vector(0 downto 0) 之间的区别
difference between std_logic and std_logic_vector(0 downto 0)
我正在研究从互联网上下载的 vhdl 设计。一些 input/output 端口被声明为 std_logic_vector(0 downto 0)。我不明白 std_logic_vector(0 downto 0) 和 std_logic 之间有什么区别。它与某些优化有关吗？你什么时候会用一个而不是另一个？
谢谢。
您找到的代码可能是自动生成的，因此大多数企业都提供了更改端口宽度的功能。为了生成此代码，他们有一些模板并使他们的模板可配置，他们创建了更改一些静态变量的能力。例如，他们将其写为 std_logic_vector(m-1 downto 0) 并且用户可以在 GUI 中更改 m，因此如果用户输入 m=1，自动生成的代码将具有 std_logic_vector(0 downto 0)。
我正在研究从互联网上下载的 vhdl 设计。一些 input/output 端口被声明为 std_logic_vector(0 downto 0)。我不明白 std_logic_vector(0 downto 0) 和 std_logic 之间有什么区别。它与某些优化有关吗？你什么时候会用一个而不是另一个？
谢谢。
您找到的代码可能是自动生成的，因此大多数企业都提供了更改端口宽度的功能。为了生成此代码，他们有一些模板并使他们的模板可配置，他们创建了更改一些静态变量的能力。例如，他们将其写为 std_logic_vector(m-1 downto 0) 并且用户可以在 GUI 中更改 m，因此如果用户输入 m=1，自动生成的代码将具有 std_logic_vector(0 downto 0)。