FPGA上的乘法器功能需要多长时间？可以计算这个时间吗？
How long takes a multiplier function on FPGA? and is it possible to calculate this time?
我已经在 FPGA 上实现了一个硬件架构，我在这个架构上使用了一些乘法器函数，
请问在ISE软件或硬件上（利用芯片示波器）有什么方法或方法可以计算每个section/step的最大延迟时间吗？
例如我想知道如果我增加输入时钟脉冲，哪些部分将无法正常工作？
查看设计的时序报告，它可以为您提供有关请求路径中各种元素的延迟信息。
基于此您还可以获得最小松弛信息，然后告诉您可以将时钟增加多少，然后您可以更改时钟频率并重新运行综合以检查它是否与新时钟频率保持时序.
使用特定的测量，例如芯片范围，仅提供有关特定芯片、特定电源、特定数据等的信息，其中给出了时序引擎（静态时序分析 (STA)）您对设计和供应商参数进行了最坏情况分析。
我已经在 FPGA 上实现了一个硬件架构，我在这个架构上使用了一些乘法器函数，
请问在ISE软件或硬件上（利用芯片示波器）有什么方法或方法可以计算每个section/step的最大延迟时间吗？
例如我想知道如果我增加输入时钟脉冲，哪些部分将无法正常工作？
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基于此您还可以获得最小松弛信息，然后告诉您可以将时钟增加多少，然后您可以更改时钟频率并重新运行综合以检查它是否与新时钟频率保持时序.
使用特定的测量，例如芯片范围，仅提供有关特定芯片、特定电源、特定数据等的信息，其中给出了时序引擎（静态时序分析 (STA)）您对设计和供应商参数进行了最坏情况分析。