在 Spartan 3 FPGA 中使用 DCM 锁定输出
Using DCM Locked output in Spartan 3 FPGA
我在 Spartan-3 FPGA 上使用 DCM,它有一个 LOCKED 输出信号。我需要在准备好时分发我的时钟,否则它应该为零。定义一个 "CLKOUT and LOCKED" 的信号是否有任何问题,该信号被其他实体使用,或者我 运行 在通过与门路由该时钟时遇到麻烦?
您正在寻找 BUFGCE
通常,我使用 pll 的 LOCKED 端口为我的 CLK 生成同步反断言复位 (RST_N),而不是用于启用 CLK。这取决于你的设计,我不知道...
process (CLK,LOCKED)
begin
if (LOCKED = '0') then
rst_n_in <= '0';
RST_N <= '0';
elsif (rising_edge(CLK)) then
rst_n_in <= '1';
RST_N <= rst_n_in ;
end if;
end process;
我在 Spartan-3 FPGA 上使用 DCM,它有一个 LOCKED 输出信号。我需要在准备好时分发我的时钟,否则它应该为零。定义一个 "CLKOUT and LOCKED" 的信号是否有任何问题,该信号被其他实体使用,或者我 运行 在通过与门路由该时钟时遇到麻烦?
您正在寻找 BUFGCE
通常,我使用 pll 的 LOCKED 端口为我的 CLK 生成同步反断言复位 (RST_N),而不是用于启用 CLK。这取决于你的设计,我不知道...
process (CLK,LOCKED)
begin
if (LOCKED = '0') then
rst_n_in <= '0';
RST_N <= '0';
elsif (rising_edge(CLK)) then
rst_n_in <= '1';
RST_N <= rst_n_in ;
end if;
end process;