包中的 VHDL 两种类型声明会产生错误

Question

我正在尝试使用 Vivado 为 VHDL 项目构建一个自制包，但在添加多个类型声明时出现错误。

package TypeDef is
type IntCommand is (meW, meA, meO, meB);

--    type TestType is array (0 to 3) of STD_LOGIC;

type Rec is record
    inst : IntCommand;
    num1 : STD_LOGIC_VECTOR(3 downto 0);
    num2 : STD_LOGIC_VECTOR(3 downto 0);
end record Rec;

end package TypeDef;

如果我注释掉用 'TestType' 注释掉的行，则该程序包能够一直运行到模拟。但是，如果我取消注释该行代码或添加任何其他类型的变体，则设计在尝试模拟时会出错。详细步骤的错误。

干杯，

Answer 1

在四处搜索错误后，我发现它很容易修复。我只需要编辑然后保存主文件。在 'elaborlate.log' 中发现的错误消息是 'core.vdb needs to be re-saved since xil_defaultlib.typedef changed'。

包中的 VHDL 两种类型声明会产生错误

VHDL Two Type Declarations In A Package Create An Error

vhdl

hdl

vivado