在 Verilog 中是否有“？1：0”的原因？

Question

Hennessy 和 Patterson 的

Computer Organization and Design（第 5 版）在图 B.5.15（第 B-37 页）中包含此 Verilog 代码：

ALUOut <= A < B ? 1:0;

有什么理由不写这个更简单的语句：

ALUOut <= A < B;

一般来说，有没有理由在 Verilog 中写“?1 : 0”？

Answer 1

唯一能够回答他们为什么选择一种方式的人是作者。许多相同的人更喜欢写 if (expr != 0) 而不是 if (expr)。也许他们来自 VHDL 并希望更明确。

我能想到为什么需要编写 expression ? 1: 0 的唯一原因是当表达式的计算结果为 'z 而您想将其转换为 'x.

Is there ever a reason for "? 1 : 0" in Verilog?