Verilog - 是否可以在同一个模拟过程中创建两个 vcd 文件
Verilog - Is it possible to create two vcd files during the same simulation
我必须创建两个 vcd 文件。一种在零时间开始并在特定信号发生变化时结束，一种在之后立即开始。
可以用verilog实现吗？
Verilog 标准没有提供在一个模拟中执行此操作的方法。您的第一次模拟将 运行 直到特定信号发生变化，从而创建您的第一个 VCD 文件。当特定信号发生变化时，您的第二个模拟必须开始转储到第二个 VCD 文件。
一些工具，如ModelSim/Questa，提供用于转储到多个 VCD 文件的 Tcl 命令行选项。您将关闭转储到第一个 VCD 文件，同时开始转储到第二个 VCD 文件。请阅读您的工具用户手册。
我必须创建两个 vcd 文件。一种在零时间开始并在特定信号发生变化时结束，一种在之后立即开始。
可以用verilog实现吗？
Verilog 标准没有提供在一个模拟中执行此操作的方法。您的第一次模拟将 运行 直到特定信号发生变化，从而创建您的第一个 VCD 文件。当特定信号发生变化时，您的第二个模拟必须开始转储到第二个 VCD 文件。
一些工具，如ModelSim/Questa，提供用于转储到多个 VCD 文件的 Tcl 命令行选项。您将关闭转储到第一个 VCD 文件，同时开始转储到第二个 VCD 文件。请阅读您的工具用户手册。