VHDL-2008 外部名称：参考 verilog net？

Question

是否可以使用 VHDL-2008 分层引用/外部名称来引用 Verilog 网络？ Questa Sim (10.6c) 停止模拟并显示以下错误消息：

vsim-8509: "dut_i.my_net" 的对象 class "SIGNAL" 不同于表示对象的 class "net" .

这是失败的 VHDL 代码：

alias my_alias is << signal dut_i.my_net : std_logic >>;

Answer 1

根据 Questa 用户手册：

Questa SIM supports the IEEE 1076-2008 standard “external name” syntax that allows you to make hierarchical references from VHDL to VHDL. Currently, these references can cross Verilog boundaries, but they must begin and end in VHDL.

因此，答案是否定的。

Questa 确实提供了一组 Signal Spy 程序来通过字符串名称访问您的 Verilog 信号。您还必须打开优化可见性才能访问这些信号，因为字符串直到运行时间才会被解析。

VHDL-2008 外部名称：参考 verilog net？

VHDL-2008 external names: reference verilog net?

vhdl

verilog

questasim