在 topmodule 中创建子模块导致 verilator 错误

Question

我刚开始学习 Verilog 并决定制作一个 4 位加法器。为了创建这个 4 位加法器，我首先构建了一个 half_adder 模块，然后是一个使用 half_adder 模块的 full_adder 模块。在 4 位加法器中，我使用 4 full_adder 模块。到目前为止，一切都使用 Verilator 进行编译和模拟。我写了一些测试并检查了所有输出是否正确。

在完成了4位加法器之后，我想到了创建一个使用4位加法器进行加法运算的小型ALU。现在，当我在 ALU 模块中创建 4 位加法器的子模块时，出现验证器错误。

4 位加法器如下所示：

`default_nettype none
module adder_4_bit(
    i_a,
    i_b,
    o_sum,
    o_carry
);

    input   [3:0]   i_a;
    input   [3:0]   i_b;
    output  [3:0]   o_sum;
    output  wire    o_carry;

    wire    internal_carry1;
    wire    internal_carry2;
    wire    internal_carry3;

    full_adder full_adder1(
        .i_a        ( i_a[0] ),
        .i_b        ( i_b[0] ),
        .i_carry    ( 1'b0 ),
        .o_sum      ( o_sum[0] ),
        .o_carry    ( internal_carry1 )
    );

    full_adder full_adder2(
        .i_a        ( i_a[1] ),
        .i_b        ( i_b[1] ),
        .i_carry    ( internal_carry1 ),
        .o_sum      ( o_sum[1] ),
        .o_carry    ( internal_carry2 )
    );

    full_adder full_adder3(
        .i_a        ( i_a[2] ),
        .i_b        ( i_b[2] ),
        .i_carry    ( internal_carry2 ),
        .o_sum      ( o_sum[2] ),
        .o_carry    ( internal_carry3 )
    );

    full_adder full_adder4(
        .i_a        ( i_a[3] ),
        .i_b        ( i_b[3] ),
        .i_carry    ( internal_carry3 ),
        .o_sum      ( o_sum[3] ),
        .o_carry    ( o_carry )
    );
endmodule

ALU（目前）看起来像这样。我仍然需要实现 optcode select 等，但即使创建 4 位加法器子模块也已经导致错误...:[=14=]

`default_nettype none
module alu_4_bit(
    i_a,
    i_b,
    i_opt,
    o_result,
    o_status
);

    input [3:0] i_a;
    input [3:0] i_b;
    input [3:0] i_opt;
    output [3:0] o_result;
    output [4:0] o_status;

    adder_4_bit adder_4_bit_inst(
        .i_a(i_a),
        .i_b(i_b),
        .o_sum(o_result),
        .o_carry(o_status[0])
    );
endmodule

当运行命令 verilator -Wall -cc alu_4_bit.v

我收到以下错误：

verilator -Wall -cc alu_4_bit.v 
%Error: adder_4_bit:5: Unterminated string
%Error: adder_4_bit:11: Unterminated string
%Error: adder_4_bit:27: Unterminated string
%Error: adder_4_bit:28: Unterminated string
%Error: adder_4_bit:31: Unterminated string
%Error: adder_4_bit:40: Unterminated string
%Error: adder_4_bit:44: Unterminated string
%Error: adder_4_bit:58: Unterminated string
%Error: adder_4_bit:60: Unterminated string
%Error: adder_4_bit:66: Unterminated string
%Error: adder_4_bit:70: Unterminated string
%Error: adder_4_bit:72: Unterminated string
%Error: adder_4_bit:78: Unterminated string
%Error: adder_4_bit:79: Unterminated string
%Error: adder_4_bit:81: Unterminated string
%Error: adder_4_bit:86: Unterminated string
%Error: adder_4_bit:93: Unterminated string
%Error: adder_4_bit:119: Unterminated string
%Error: adder_4_bit:121: Unterminated string
%Error: adder_4_bit:124: Unterminated string
%Error: adder_4_bit:131: Unterminated string
%Error: adder_4_bit:132: Unterminated string
%Error: adder_4_bit:133: Unterminated string
%Error: adder_4_bit:134: Unterminated string
%Error: adder_4_bit:135: Unterminated string
%Error: adder_4_bit:139: Unterminated string
%Error: adder_4_bit:141: Unterminated string
%Error: adder_4_bit:143: Unterminated string
%Error: adder_4_bit:144: Unterminated string
%Error: adder_4_bit:146: Unterminated string
%Error: adder_4_bit:148: Unterminated string
%Error: adder_4_bit:150: Unterminated string
%Error: adder_4_bit:157: Unterminated string
%Error: adder_4_bit:160: Unterminated string
%Error: adder_4_bit:162: Unterminated string
%Error: adder_4_bit:164: Unterminated string
%Error: adder_4_bit:165: Unterminated string
%Error: adder_4_bit:1: syntax error, unexpected $undefined
%Error: Exiting due to 38 error(s)
%Error: Command Failed /usr/local/bin/verilator_bin -Wall -cc alu_4_bit.v

奇怪的是，这些错误似乎来自adder_4_bit.v，而我已经用verilator编译并模拟了它。我什至确保它正常工作。

这可能是什么问题？

Answer 1

当我尝试用 verilator 编译它时，我没有收到这样的警告，但是我收到了一些其他警告：

alu_4_bit.v:12: Signal is not used: i_opt

我在模块 I/O 中注释掉了 input[3:0] i_opt 和 i_opt 的定义，然后我收到了这个警告。

%Error: alu_4_bit.v:20: Illegal bit or array select; type does not have a bit range, or bad dimension: type is logic

我用 output o_status 替换了 output[3:0] o_status 并从 .o_carry(o_status[0]) 中删除了 select 位，现在它是 .o_carry(o_status)。

在这些之后，设计用我的版本（4.004）verilator编译。希望这些对你也有帮助。

在 topmodule 中创建子模块导致 verilator 错误

Making submodule in topmodule results in verilator error

verilog

verilator