FPGA IO 配置：弱拉动 up/down 对输出的影响

Question

在综合中指定为输出的引脚上配置拉模式有什么影响？

拉取模式还有效吗？

只有当我们将输出设置为三态时，它的用途才明显吗？

使用 Lattice Diamond 工具查看下面的示例，我能够为输出配置拉模式。

Answer 1

它只在引脚处于三态时对输出有影响。如果您配置弱上拉，我认为如果您将输出驱动为低电平，它会消耗一些功率，反之亦然。

我更喜欢配置显式 IO 缓冲区以使三态控制显式，但这只是一种风格偏好。