我把扰码器和解扰器模块分别放在vhdl中但是解扰器的结果和扰码器的输入不一样

Question

10G以太网的扰码器我已经编码了。我从 ieee802.3ae 标准中找出了多项式。在文档中绘制了一个框图（49-10,49-8）。当我分别放置加扰器和解扰器模块时。我在 descrambler.where 的输出端看不到扰频器的输入是我的问题吗？我该如何解决？

我已经尝试过反向位顺序，但它对我没有帮助。 :(

--I0为解扰器输入 --我的解扰器

    O0(  38 downto  0 ) <= I0(  38 downto  0 ) XOR I1( 63 downto 25 ) XOR 
    I1( 44 downto  6 );
    O0( 57 downto  39 ) <= I0( 57 downto  39 ) XOR I0( 18 downto  0 ) XOR 
    I1( 63 downto 45 );
    O0( 63 downto 58 ) <= I0( 63 downto 58 ) XOR I0( 24 downto 19 ) XOR 
    I0(  5 downto  0 );
    I1  <= I0;

--I0为扰码器输入 --我的扰码器

    OO1 <= O0;
    O0( 38 downto  0  ) <= OO1( 63 downto 25 )  XOR OO1( 44 downto 06 ) 
    XOR I0( 38 downto  0  );
    O0( 57 downto  39 ) <= O0 ( 18 downto  0 )  XOR OO1( 63 downto 45 ) 
    XOR I0( 57 downto 39  );
    O0( 63 downto  58 ) <= O0 ( 24 downto 19 )  XOR  O0( 5  downto 0  ) 
    XOR I0( 63 downto 58  );

我的预期结果是我提取到加扰器的数据与解扰器的结果之间的相似性。Figure 49-8 scrambler ieee802.3ae Figure 49-10 descrambler ieee802.3ae

Answer 1

我的问题解决了，我的问题是对Fig49-8的误解。我在一个时钟内实现了 64 位扰码器。

我把扰码器和解扰器模块分别放在vhdl中但是解扰器的结果和扰码器的输入不一样

I put scrambler and descrambler module in vhdl respectively but the result of descrambler is not as same as the input of scrambler

vhdl

ethernet

scramble

raw-ethernet