Verilog：如何获得在时钟上升沿后具有特定延迟的信号？

Question

我有一个如下所示的测试平台模块：

`timescale 1ns / 1ps
module RandomDelay_tb;
    reg t_clk=1;
    reg t_rst_n=1;
    reg t_input_signal = 1;
    wire t_out_signal;
    MyModle r1(t_clk,t_rst_n,2'b11,t_input_signal,t_out_signal);
    initial
    begin
            t_rst_n = 0;
            #930 t_rst_n = 1;
    end

    always
        #100 t_clk = ~t_clk;
    always
        #50  t_input_signal = ~ t_input_signal;

endmodule

在这个模块中 t_input_signal 的频率是 t_clk 的两倍。我想修改它，使其具有与 t_clk 相同的切换周期，即 100ns，但它在我的时钟信号边缘之后有延迟，如 10ns。

换句话说，我希望 t_input_signal 是 t_clk 但移动了 10ns。

我怎样才能实现这样的事情？

Answer 1

有几种方法，但查看您的代码，最少的输入量是：

always @(t_clk )
   t_input_signal <= #10 t_clk;

Verilog：如何获得在时钟上升沿后具有特定延迟的信号？

Verilog: How to have a signal which have specific delay after clock positive edge?

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