如何在 VHDL 中将端口正确连接到总线？

Question

我目前正在使用一些 VHDL 代码来尝试一些视图。对于我目前的方法，我需要将总线分成多个端口。因此，这将是 "hard connect" 实体声明中带有端口的总线的最漂亮的解决方案。这可能吗？

或者是唯一的解决方案是在架构中将它们连接起来并 "write" 它们在那里相互融合？

这是我正在尝试相应实施的代码段。

entity test is
  port (
    bus    : out std_ulogic_vector(3 downto 0);
    port3   : out std_ulogic;
    port2   : out std_ulogic;
    port1   : out std_ulogic;
    port0   : out std_ulogic;
  );
end test;

非常感谢您的帮助。

Answer 1

该实体描述了外部连接。架构描述了它的内部行为。所以在实体中"hardwiring"是不可能的。

在您的示例中，您需要将端口连接到与 "bus" 输出相同的连接

注意：总线是VHDL中的保留字。

如何在 VHDL 中将端口正确连接到总线？

How to connect ports to a Bus properly in VHDL?

connection

port

vhdl

bus