是否可以让 emacs verilog-auto 连接在 AUTO_TEMPLATE 中模板化的电线
Is it possible to let emacs verilog-auto connect wires which are templated in AUTO_TEMPLATE
在 emacs verilog-mode auto 中使用 AUTOINST 时，它会尝试连接 .v 中列出的所有端口。使用 AUTOWIRE / AUTOOUTPUT / AUTOINPUT 时，是否可以让 emacs verilog-mode 仅自动连接模板化为 AUTO_TEMPLATE 的端口？
这是对 post 在 https://www.veripool.org/wiki/verilog-mode
的 question/feature 请求
Mac
在 emacs verilog-mode auto 中使用 AUTOINST 时，它会尝试连接 .v 中列出的所有端口。使用 AUTOWIRE / AUTOOUTPUT / AUTOINPUT 时，是否可以让 emacs verilog-mode 仅自动连接模板化为 AUTO_TEMPLATE 的端口？
这是对 post 在 https://www.veripool.org/wiki/verilog-mode
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