Verilog与VHDL的对应表达式

Question

在rtl的源代码中，用verilog写的，有一个变量

event start_simulation;

我想表演-> start_simulation; 来自用 VHDL 编写的测试台文件。

VHDL中对应的句子是什么？

Answer 1

VHDL 中没有事件变量这样的东西。

在 VHDL 中，事件是信号值的变化（用信号已有的值更新信号不会触发事件）。

事件通常用于敏感列表（激活进程的信号列表）：

process(signal_a)
begin
  -- do some stuff when the value of signal a changes
end process;

如果某事只应在事件和条件下发生，可以添加条件：

process(signal_a, signal_b)
begin
  if signal_a'event and signal_a = '1' then
    -- run only on rising edge of signal a
  else
    -- will run on signal a's falling edge or signal b event
  end if;
end process;

根据您希望如何实现测试台，有许多方法可以处理有事件和无事件的模拟开始。

Verilog与VHDL的对应表达式

corresponding expression between Verilog and VHDL

verilog

fpga

vhdl