Verilog 中的编译是什么？
What is compile in Verilog?
我是 Verilog 的新手。
在C Programming中，构建过程大致如下
- 预处理 - 编译 - assemble - 链接
在 Verilog 中，（书籍：Verilog HDL：数字设计与合成指南），描述了 Verilog 开发和构建过程......
- 设计（和仿真）- 综合（详细说明、应用约束等）- 验证
我认为术语 "synthesis" 与编译最相似。
但是，"Verilog HDL: A guide to Digital Design and Synthesis" 描述了 'Compiler'（即编译器指令、`define、`ifdef 等）
Compile 在 Verilog 中意味着仅针对仿真目标 ?
您将 C 构建过程与 Verilog 项目的工程过程元素进行比较，因此术语不匹配。如果您只看 Verilog 构建过程，它仍然不一定匹配，因为它完全不同。也许您可以将综合视为类似于编译、映射类似于组装以及链接类似于布局布线。但是这个类比是否有用取决于你的目标是什么。
我认为您混淆了完全不同的概念。 设计、综合和验证是阶段代表项目时间顺序的不同点。这些步骤共享一个公共源描述，在本例中为 Verilog HDL。
编译 步骤是工具将源 HDL 读入工具可以执行的形式的过程的一部分。仿真和综合工具都经过编译过程，创建最适合任务的内部数据结构。
我是 Verilog 的新手。
在C Programming中，构建过程大致如下
- 预处理 - 编译 - assemble - 链接
在 Verilog 中，（书籍：Verilog HDL：数字设计与合成指南），描述了 Verilog 开发和构建过程...... - 设计（和仿真）- 综合（详细说明、应用约束等）- 验证
我认为术语 "synthesis" 与编译最相似。
但是，"Verilog HDL: A guide to Digital Design and Synthesis" 描述了 'Compiler'（即编译器指令、`define、`ifdef 等）
Compile 在 Verilog 中意味着仅针对仿真目标 ?
您将 C 构建过程与 Verilog 项目的工程过程元素进行比较，因此术语不匹配。如果您只看 Verilog 构建过程，它仍然不一定匹配，因为它完全不同。也许您可以将综合视为类似于编译、映射类似于组装以及链接类似于布局布线。但是这个类比是否有用取决于你的目标是什么。
我认为您混淆了完全不同的概念。 设计、综合和验证是阶段代表项目时间顺序的不同点。这些步骤共享一个公共源描述，在本例中为 Verilog HDL。
编译 步骤是工具将源 HDL 读入工具可以执行的形式的过程的一部分。仿真和综合工具都经过编译过程，创建最适合任务的内部数据结构。