Verilog-"timescale"
Verilog - "timescale"
问题:
我在模块前使用"timescale"来调节时间,但是Vivado告诉我第一行有语法错误。请告诉我原因,我应该写什么?
来自 Vivado 的显示:
错误:“”附近的语法错误。
代码:
'timescale 1ns/1ns
module datactl (data,in,data_ena);
output [7:0] data;
input [7:0] in;
input data_ena;
assign data = data_ena?in:8'bzzzz_zzzz;
endmodule
您似乎使用了单引号 '
而不是反引号 `
。编译器指令使用反引号。请注意,除非您的代码具有#delays 或指定块,否则不需要 `timescale
指令。
问题:
我在模块前使用"timescale"来调节时间,但是Vivado告诉我第一行有语法错误。请告诉我原因,我应该写什么?
来自 Vivado 的显示:
错误:“”附近的语法错误。
代码:
'timescale 1ns/1ns
module datactl (data,in,data_ena);
output [7:0] data;
input [7:0] in;
input data_ena;
assign data = data_ena?in:8'bzzzz_zzzz;
endmodule
您似乎使用了单引号 '
而不是反引号 `
。编译器指令使用反引号。请注意,除非您的代码具有#delays 或指定块,否则不需要 `timescale
指令。